大家好，小太來為大家解答以上問題。quartus怎么用，QuartusII創建工程及編譯過程的使用方法這個很多人還不知道，現在讓我們一起來看看吧！

Quartusii是FPGA、CPLD和結構化ASIC設計的最佳設計軟件。軟件支持Altera新的系統級集成工具Qsys，實現了對StratixVFPGA系列的擴展支持，采用增強調試方案，加快電路板開發速度。本教程展示了如何使用QuartusII創建項目，創建源文件，綜合編譯，模擬時序，下載一系列操作步驟。它展示了一個完整的開發過程，供您參考。

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一、QuartusII創建工程：

1.雙擊打開QuartusII軟件，選擇file-----NewProjectWizard。

2.彈出以下窗口。此窗口介紹創建項目時要執行的設置。點擊next。

3.設置項目存放路徑、工程名稱和實體名，然后單擊next。

4.將源文件添加到項目中。如果有源文件，瀏覽文件并點擊add。如果沒有源文件，直接點擊next。

5.選擇所用芯片的類型和系列，以及特定芯片的封裝、引腳號和型號。然后next

6.選擇第三方工具，不用的話直接next。

7.列出整個項目的大綱。如果有任何設置錯誤，請點擊back重新設置。如果沒有錯誤，請點擊finish。

8.選擇file-----new，彈出如下窗口。然后選擇blockdiagram/SchematicFile，點擊OK。

9.選擇工具symboltool。

10.繪制如下示意圖。這里只是一個演示操作。具體編程請參考相關書籍。原理圖便于驗證、下載程序和測量相應的關斷引腳電壓。看看有沒有用。

11.選擇assignment-----setting，編譯前設置相關選項。

12.選擇devicedeviceandpinoptions.......。

13.選擇general，從options中選擇enableJTAGBSTsupport:

14.在configuration中選擇組態設備和編程方法，在編程中選擇輸出生成下載文件格式，在unusedpins中選擇空閑管腳狀態。

15.選擇process-------startcompilation進行編譯。

17.下圖是編譯過程中顯示的圖片。

編譯成功后，窗口中會顯示010%，flowsummary。

二、successful

18.選擇以下步驟進行時序仿真。

點擊file-------new，選擇otherfiles。

19.選擇vectorwaveformfile。

(這一步很重要)設置模擬時間。

20.選擇edit，endtime。

21.保存波形文件，點擊10us，文件名保存為fie------saveas。

22.點擊CPLDtest.vmf。

將端口信號添加到波形編輯器

23.點擊view-----utilitywindows------nodefinder。

24.將端口信號拖到波形編輯器窗口。

25.選擇list。

點擊assignment----setting選擇波形模擬文件。

點擊simulationsetting，選擇simulatingverification進行毛刺檢測。

26.開始模擬并單擊glitchdetection1ns。

27.選擇processin---startsimulation以觀察模擬結果。

三、processing-----simulationreport

28.選擇以下為下載設置。

29.從assignment---assignmenteditor中選擇category，

為端口號選擇相應的pin。選擇引腳4和引腳5。如果下載成功，測量這兩個引腳應該有一個高電平和一個低電平。

30.選擇pin。

從tool-----programmer中選擇mode。如果沒有下載文件，手動選擇JTAG選擇addfile....文件。

31選擇程序員

點擊CPLDtest.pof.在彈出的對話框中，選擇HadwareSetup，點擊usbblaster。

32.檢查相應的配置選項，然后單擊close開始下載程序。

33.當進度條顯示為100%時，下載完成。0%到100%。這次下載花了25秒。如果進度條在幾秒鐘內達到100%，這意味著下載不成功。最后用萬用表測量芯片引腳(4號高電平，5號低電平)。驗證該程序確實下載了start

本文到此結束，希望對大家有所幫助。